数字IC设计 版图设计范例

数字IC设计 版图设计范例
LVS（Layout Verse Schematics）版图和电路比较
版图设计及其验证--ERC（电学规则检查）
The art of analog layout之翻译版（第一章）
The art of analog layout之翻译版（第二章）
Virtuso Layout Editor 快捷键归纳
layout布局经验总结
集成电路的版图设计 专题
TTL和LSTTL版图举例
版图设计举例： TTL五管单元与非门电路图
集成npn管的版图设计
最小面积晶体管
集成电路的版图设计规则
版图设计的一般规则
版图设计的准备工作
版图设计过程：由底向上过程
双极型电路的版图设计
版图设计举例
集成晶体管的版图设计
TTL电路的版图设计
LVS check的一点经验体会
印制板技术水平的标志
浅谈PCB
Diva 验证工具使用说明
DRC 规则文件的编写
版图提取文件的介绍
LVS文件的介绍
Diva 的用法
绘制版图
画standard cell的注意点
Dracula 描述部分(G-H)
建立版图文件
绘制inverter 掩膜版图的一些准备工作
Antenna Effect?
传统AP＆R的思路
版图设计常见问题
Virtuoso非正常退出时版图的恢复
关于MOS的dummy问题
双极型器件layout一览
EEPROM工作原理是怎样的？
关于 .cdsenv 的小技巧
Verilog 的文本编辑器
在PC机上运行cadence
Mapping file的使用
画STD. CELL点线辅助法
Dracula 描述部分(A-C)
使用Calibre做LVL Check
Dracula 描述部分(D-F)
Dracula 描述部分(D-F)
Dracula 描述部分(D-F)
画图习惯与速度
欧位图辅助画图法
DRACULA中做LVL
用calibre比较两个Layout
ESD分析Part(1)
PCB 的简单介绍
从netlist中查找subckt
PCB Layout从零开始
打开virtuoso的一些功能
硅分析（Virtuoso Silicon Analysis）
加速布图（Accelerated Layout）
电阻布局的一点看法
双极电路的层次！
ESD 及LATCH UP
模拟电路版图（节选）
about stream number
Merge－模拟layout之艺术
表面安装PCB设计工艺
用skill填code
oasis版图数据格式
为什么不能让栅极 Floating?
16位双声道WAVE文件格式及SKILL程序
比例缩小原理
Dracula中MOS尺寸的计算
ESD分析Part(3)
Apollo相关提示--布线拥塞情况
ESD分析Part(2)
简单了解simulation-timemill
初识simulation工具-NanoSim
Protel软件在高频电路布线中的技巧
版图中的千变万化
CMOS电路的基本单元结构
GC-LPNP工作原理
assura RCX 简介
手工布线之我见!!
CMOS 版图设计中对电源总线噪声的考虑
CMOS 器件版图 DUMMY 图形
反向工程流程介绍
创建标准单元库的基本概念(二)
创建标准单元库的基本概念(一)
创建Pcell详细步骤(一)
创建Pcell详细步骤(二)
电路失效机制
Mixed-Signal Layout Issues
反向工程流程介绍
SCR结构可控硅及闩锁效应
用于ESD保护的几种器件(二)
从电路了解版图的影响－Current Mirror
版图对电路的影响—差分放大器(一）
如何创建power MOS版图单元
Layout Considerations for R. F. Design
Bond Pads
Active and Passive Devices
将铝线烧断到底
Some Rules for Matching
如何开始command file的编写
LVSCHK 部分参数
关于standard cell
实用star-sim做后仿真
layout中两个不常用命令
用calibre做LVL的两种简单方法
LVS实例一
latch up 分析
calibre 使用简介
Virtuoso Layout Editing 使用简介
Design Rule 相关介绍
剖析dracula command file 结构
Virtuoso中使用tech file产生新的device
模拟电路layout技艺-noise
Analog layout技艺-match
模拟电路layout技艺-parasitics
Pcell 的构成及使用
从电路了解版图的影响－Current Mirror